Cel szkolenia

Praktyczne zapoznanie uczestników warsztatów z implementacją projektów w nowoczesnych układach FPGA z użyciem mechanizmów bibliotek IP core.

Podczas warsztatów zostaną przedstawione i będą realizowane przez uczestników pełne ścieżki implementacji projektów z wykorzystaniem rdzeni IP (IP core) dostępnych w systemie projektowym Quartus Prime (z użyciem narzędzia Qsys) oraz budowanych samodzielnie, w tym IP core do sprzętowego debugowania działania projektów.

Każdy realizowany projekt będzie pokazany w pełnej ścieżce: od opisu, przez syntezę, symulację, aż do wykonania w fizycznym układzie scalonym FPGA. Domyślnym językiem HDL używanym podczas warsztatów jest Verilog.

Szkolenie odbywa się w małych grupach – maksymalnie 8 osób.

Oczekiwane przygotowanie słuchaczy

Znajomość podstaw budowy i działania FPGA.
Zalecane są co najmniej podstawy znajomości działania środowiska projektowego Quartus Prime (można je nabyć podczas szkolenia „Pierwsze kroki z FPGA”).

Uczestnicy warsztatów muszą być wyposażeni w:

• kompletny zestaw maXimator
  (w tym programator zgodny z USB Blaster, shield, płytkę bazową, kabel JTAG IDC10/IDC10),
• dwa kable ze złączami USB-A/MicroUSB,
• komputer z:
  • zainstalowanym pakietem Intel Quartus Prime Lite Edition (Free) w wersji 16.0 lub nowszym
  • zainstalowanym symulatorem ModelSim-Intel FPGA Edition w wersji Starter Edition (free)
  • zainstalowaną biblioteką MAX 10 FPGA device support
  • zainstalowanym driverem USB Blaster
  • dwoma złączami USB: do podłączenia płytki programatora i płytki głównej Maximator

(po instalacji należy zrobić test: otworzyć projekt test_led i zaprogramować układ FPGA)
Pliki projektowe przesyłamy uczestnikom drogą elektroniczną.

 

---

Proponujemy wybór jednego z następujących wariantów uczestnictwa w warsztatach:

• WARIANT 1: Szkolenie na zestawie własnym uczestnika
• WARIANT 2: Szkolenie na zestawie otrzymanym na własność od TechDays.pl

UWAGA! Każdy uczestnik szkolenia, w ramach jego ceny, otrzyma książkę „Wprowadzenie do języka Verilog” (autor: Zbigniew Hajduk).

 

---

PROGRAM SZKOLENIA

Wprowadzenie do zestawu maXimator (FPGA z rodziny Intel MAX10)

Wprowadzenie do środowiska Qsys

Konfiguracja i parametryzacja IP core’ów dostępnych w Quartus Prime

• Intel Quartus Prime Lite
• ModelSim Intel Starter

Projekty przykładowe

PROJEKT 1:
Obsługa ADC wbudowanego w FPGA z użyciem IP core (odczyt wartości napięcia na suwaku potencjometru płytki bazowej Maximator):

• użycie systemu Qsys i bloku konwertera ADC
• konwersja liczby binarnej na BCD, funkcja +3
• wyświetlanie liczby BCD na wyświetlaczach 7-segmentowych płytki ekspandera

PROJEKT 2:
Obsługa LED-RGB z użyciem własnego IP core:

• generacja sygnału PWM
• sterownik LED-RGB WS2812B
• ustawienie stałego koloru na diodach
• ustawienie sekwencji kolorów na diodach (przykład sygnalizatora świetlnego)

PROJEKT 3:
Komunikacja komputera PC z płytką bazową maXimator za pomocą vCOM na USB (konwerter ZL5USB) z użyciem UART IP core:

• użycie systemu Qsys i IP core UART
• odczyt i wysyłanie danych – konwersja małych na wielkie litery
• wyświetlanie wartości na wyświetlaczach 7-segmentowych płytki ekspandera
• dodanie rejestrów FIFO w systemie Qsys
• dodanie rejestrów FIFO z biblioteki IP core

PROJEKT 4:
Debugowanie projektu systemu cyfrowego z użyciem diagnostycznego IP core SignalTAP:

• użycie bloku Signal Tap II

 

 

Kod szkolenia FPGAIPCORE06
Czas trwania 6 h
Miejsce szkolenia WARSZAWA. Pl. Inwalidów

Zapewniamy catering konferencyjny
Pełna rozpiętość godzinowa: 8.30 – 16.00
Zajęcia rozpoczynają się o godz. 9.00

UWAGA:
Po zakończeniu zajęć każdy z uczestników otrzymuje przygotowany elektronicznie imienny CERTYFIKAT poświadczający udział w szkoleniu.

 

 

 

Partnerzy

---

Zobacz również:

Pierwsze kroki z FPGA