Szkolenie: Język Verilog HDL dla układów FPGA

FORMUŁA WARSZTATÓW: szkolenie zamknięte


  • WARSZAWA
    4 grudnia 2017 - 5 grudnia 2017
    08:30 - 16:00
  • WARSZAWA
    7 grudnia 2017 - 8 grudnia 2017
    08:30 - 16:00
  • WARSZAWA
    11 grudnia 2017
    08:30 - 16:00
  • WARSZAWA
    29 stycznia 2018 - 2 lutego 2018
    08:30 - 16:00